PINUPS - 上田新聞 blog版

リリース時期を考えると、年内にデモが出来るのは、別におかしくは無いんですね。

通常設計完了は、リリースの1年半前に終えており、チップが作られるわけですが、リリースの一年ぐらい前になると、デモで動かせるくらいの完成度に上がるわけです。
その後、さらに改良され、PCベンダーに所謂ES品として配られる訳ですが、ここからリリースまでに、バグつぶしや動作検証が行われるわけです。

AMDが早期に手の内を見せるのはK8以来かな。
ただ、手の内を速く見せすぎると、インテルに対抗策を打つ時間を与えてしまうことにもなりますが。

ネイティブ４コアは、１チップなのでキャッシュが小さいというビハインドがありますね。
現在のプロセスルールでは、インテルの２チップ方式の方がパフォーマンスで有利ではないでしょうか。

AMDはメモリコントローラ内蔵していますので、キャッシュの容量が小さくてもそれほど違いはないのでは？
Intelの２コア方式だと開発に時間とお金をあまりかけないでいい代わり、キャッシュを多めに乗せることでパフォーマンスをアップさせることを考えてるのかもしれません。

キャッシュ量はそれぞれの思惑があるからそのサイズになる訳で、
INTELはチップ間通信がFSB経由であるハンデを大容量キャッシュで補うと言う考えでしょうし、
AMDはダイサイズの増加を抑えて安価に量産=価格性能比で勝負したいと言う考えなのでしょう。

でも、複数チップは歩留まり落ちるから好きじゃないんだよねぇ

>AMDはメモリコントローラ内蔵していますので、キャッシュの容量が小さくてもそれほど違いはないのでは？
AMD64は今でもキャッシュ512KBより1MBの方がモデルNOでランク上ではなかったかな？

>でも、複数チップは歩留まり落ちるから好きじゃないんだよねぇ
60ナノで2コアを２チップ取るより90ナノで4コアチップ取る方が歩留まりでは不利と思われるが？
http://www.4gamer.net/specials/softhard/cpu_1-02/cpu_1-02.shtml

＞でも、複数チップは歩留まり落ちるから好きじゃないんだよねぇ

私の認識と逆ですね。

4コアを１ダイで取るより、4コアを2ダイで取るほうが歩留まりが良くなると思うが？
なぜなら、ダイサイズが大きくなると、ダイの不良で死ぬ面積が増えるから。

http://www.atmarkit.co.jp/fsys/keyword/015silicon_basic/015silicon_basic.html

年内デモはむしろ遅い気がする。
来年半ばのスケジュールだとギリギリでしょ。
元々今年半ばにデモっていう情報もあったし。

スマン説明不足でした。
ウチが言いたかったのはパケに載せた時点での検査で落とされない確率が累乗されることで、
乗せた両方のチップが不良品なら歩留まりは変わらないが、
片方のみ不良品の場合でも落とされる訳で、
1個の不良品で良品も巻き込まれて落とされるのが気に食わないだけです。

？そもそも、コアはパケに載せる前に選別されているのでは？？

IntelのFSB経由の2ダイ4コアだとキャッシュのコヒーレンシをとる際に非常に大きなペナルティになると思うんですが、違いますでしょうか？

つまりキャッシュの容量が増えても、このペナルティについては大きくなるという。

もっとも、PentiumDの様にチップセットを経由するような事はしないと思いますが。

まあ、OSが上手くタスクを割り振るような（HyperThredingの様に物理コアと論理コアを区別するような）仕組みを持ってくれればペナルティは軽減されると思いますが、そんなこと可能なんでしょうかね？

＞でも、複数チップは歩留まり落ちるから好きじゃないんだよねぇ

半導体の歩留まりはダイサイズの二乗に反比例することが
経験的に知られています。
すなわちダイサイズが倍になれば歩留まりは1/4まで落ちます。

＞（HyperThredingの様に物理コアと論理コアを区別する
＞ような）仕組みを持ってくれれば
物理CPU数が関係するOSライセンスとの兼ね合いでHTか物理
マルチコア・CPUかの判定は可能ですが、実際の動作において
それぞれを区別するような仕組みは無いのでは？

＞AMD64は今でもキャッシュ512KBより1MBの方がモデルNOでランク上ではなかったかな？
いや、そらもちろんたくさん積んでて困ることはないでしょう。。メインメモリよりも高価で高速なメモリなのですから・・。
ただ、「Hound」L2-512k L3-2MBと「Kentsfield」L2-4*4MB、今年登場する「Tulsa」で16MB L3積んでるという話や、と比較しての話をしてるのでは？
ただ、メモリコントローラが内蔵されているのとされてないのでは違うので、AMDはコストが上がるキャッシュを増やさないでいいと判断したのでは？というだけです。
PenDでもすばやくデュアル化するのに2コア化はIntelにとって便利な存在なのでは？歩留まり落ちたとしても、時間とお金の節約になるので、間にかませるにはちょうどいいとかｗ

>物理CPU数が関係するOSライセンスとの兼ね合いでHTか物理
マルチコア・CPUかの判定は可能ですが、実際の動作において
それぞれを区別するような仕組みは無いのでは？

Windowsは片方の物理コアにタスクが集中しないような仕組みがあるらしいですが、Linuxだと、一つの物理コアに複数のタスクを割り振って、異常に遅くなるらしいです。
なので、LinuxではHTを無効にするのが常識らしいですよ。

>物理CPU数が関係するOSライセンスとの兼ね合いでHTか物理
マルチコア・CPUかの判定は可能ですが、実際の動作において
それぞれを区別するような仕組みは無いのでは？

Windowsは片方の物理コアにタスクが集中しないような仕組みがあるらしいですが、Linuxだと、一つの物理コアに複数のタスクを割り振って、異常に遅くなることがあるらしいです。
なので、LinuxではHTを無効にするのが常識らしいですよ。

タスクの振り分けではOSは関係ありますが、
キャッシュコヒーレンシ制御には関係ないでしょう。
どうタスクを振り分けてもキャッシュに書き込む時は
全コアのキャッシュをInvalidateしないといけませんし。

> Windowsは片方の物理コアにタスクが集中しないような
> 仕組みがあるらしいですが、

「均等にタスクを割り振る」のはSMPという技術ですが、
物理・論理コアを区別するわけではありません。

むしろ物理・論理コアの区別なく割り振ってしまうのが
問題の原因となる場合が多いので、HTとは相性の悪い
技術といえます。

LinuxもKernel2.6以降はSMPに対応しています。

なお、上のほうに書いたダイサイズと歩留まりの関係
ですが、「歩留まり（良品率）」ではなく、不良品率が
ダイサイズの二乗に比例する、というのが正しいです。

失礼しました。